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标题: IEDM探索下一代晶体管方向及TSV进展 [打印本页]

作者: soft 时间: 2010-12-20 16:17
标题: IEDM探索下一代晶体管方向及TSV进展
本周举办的IEDM2010国际电子设备会议具备三个鲜明的特色。第一个特色是今年会上由芯片厂商发布的技术类文章数量相对往届有所减少；第二个特色是本届会议上各界仍未就更高级别节点制程所需使用的晶体管结构达成一致意见；最后，尽管会上科学家们演示了多种新技术，但芯片厂商们仍坚持认为经济性和成本问题才是决定他们选择何种新制程来制造其未来的晶体管产品的关键判断因素。

过去，为了跟上摩尔定律的脚步，众多芯片厂商都在争相开发高级制程技术，这样做的结果就是在IEDM会议上许多厂商都能够发表大量的技术文件。而据本届会议的主席，台积电公司的Meikei Ieong表示，本次会议参加的高科技芯片厂商数量则有所减少，结果导致了本次会议上技术文件数量的剧减。

当然造成这种现象可能还有其它的原因，在往届IEDM大会上，持有高技术的芯片厂商在公布产品技术细节时通常显得更为开放，并且乐于在发言中暗示出他们计划采用的新技术，IBM,Intel，三星，东芝，台积电，联电等厂商都会“慷慨”地发布大量有关最新制程技术的技术文件。

而今年的IEDM上，却鲜有这类可以让外界觅得这些厂商新动向蛛丝马迹的文件出现。大多数大厂都选择把好牌藏在手里，不想露出一点蛛丝马迹，倒是许多学校的研究机构发布了很多技术文件。结果造成许多会上发布的文件学术气氛过于浓厚，而缺乏具体的实施细节，人们很难确定这些“纸上谈兵”型技术的实用化前景，由此令部分参会者感到不满。

相反，本届IEDM大会却是一个流言满天飞的大会，有关各大芯片厂商会在其芯片的22/20nm节点采用什么样的新技术方面的传言可谓不绝于耳，多数人都认为这些厂商会继续使用体硅技术来制造未来的芯片产品。

而针对Intel公司在22/20nm节点的动向这个问题则出现了各种版本的猜测。有些人认为Intel会继续使用基于体硅的技术，另外一些人则认为Intel会转向全耗尽型SOI技术，还有的消息来源甚至宣称Intel有计划在22或15nm制程节点转向三门晶体管技术。

不过，无论是对哪一种新制程技术，基于3D结构的穿硅互联技术（TSV:through-silicon vias)无疑是最好用的“万精油”型通配技术，假如哪一家厂商可以在合理控制成本的基础上量产基于TSV技术的产品，那么他们无疑将占据非常有利的地位。

目前，芯片大厂仍然在32/28nm节点使用传统的体硅/SOI这样的平面型晶体管技术。不过用VLSI公司的CEO G. Dan Hutcheson的话来讲：显然“人们依然对20nm节点要采用什么样的晶体管制程技术而感到头疼。对晶体管的结构方面，最保守的判断是我们在32/28nm的下一代节点将继续使用传统的CMOS结构.”

Semico公司的分析师Joanne Itow对这种观点表示同意，他还认为能证明这种观点成立的最主要论据是由于在22/20nm节点采用新的晶体管结构，会导致成本和风险的极大提升。

至于22/20nm节点之后，各大厂商还能将现有的体硅结构沿用多久，则仍然是个没有答案的难题。22/20nm节点之后，各大芯片厂商对计划于2013年出现的16nm节点制程应使用哪种新的晶体管结构的意见并不一致.目前这个问题的答案可以有很多，比如III-V族沟道材料晶体管，体硅，Finfet立体晶体管，多栅立体晶体管，全耗尽型SOI等等。而16nm节点之后，可选的范围则更进一步扩大到了III-V族沟道材料晶体管，碳纳米管结构，石墨晶体管，量子阱场效应管等等。

Intel：SOI的艰难取舍

在16nm节点，可选的新技术范围很小，Hutcheson说：“我认为Intel很可能会选择三门或全耗尽型SOI（即ET-SOI），FinFET制造起来太复杂了。16nm节点之后，我认为基于锗或者III-V族元素的沟道材料，或者石墨晶体管在10年之内可能会付诸实用。”

和过去一样，芯片产品的种类仍然可以分为以下三种：模拟/混合信号类，数字类和内存类。模拟类产品采用的制程技术仍然相对落后，不过有人认为目前生产模拟类芯片的工厂在0.25um节点处会遇到麻烦，这样厂商需要建造新的芯片厂，或者会选择更多地将产品外包给其它芯片厂商制作。

内存产品则情况有所不同。内存芯片厂商目前已经抵达了3xnm节点，他们宣称有能力在现有产品技术的基础上进步到1xnm节点；而NAND芯片厂商则目前已经进步到了2xnm节点，他们的说法和内存芯片厂商基本类似。

不过当基于现有内存技术的芯片无法再进一步微缩尺寸时，内存芯片厂可能就会转向其它的技术如铁电体内存FeRAM，磁性内存MRAM，相变内存PCM以及可变电阻内存ReRAM等等。另外，内存和NAND闪存芯片厂商能否顺利晋级1xnm节点，很大程度上取决于下一代光刻技术极紫外光刻（EUV）的进展，而这种技术已经因技术问题多次延误了出台的时间。目前的193nm液浸式光刻技术则即将在分辨率方面走到尽头。

光刻设备的知名厂商ASML公司正在努力准备首批EUV光刻工具的量产，不久这批设备便将推出上市。但尽管此前有部分厂商已经做出了表态，目前为止我们还不能够确定这种设备会不会被应用到芯片厂的实际生产中。

逻辑芯片厂商也迟早会遇到EUV光刻的问题，Intel高层Mark Bohr表示“我们希望现在就能把量产化的EUV光刻设备拿到手。”

在最近的访谈中，Intel曾经表示他们在22nm制程节点不会使用EUV光刻工具，而是会继续将193nm液浸式光刻技术继续沿用到11nm制程节点，这样他们对EUV工具的需求就暂时变得不那么迫切。

去年Intel曾经展示过一款采用22nm制程技术制作的SRAM芯片，除此之外，他们再也没有官方宣布过有关22nm制程产品的任何信息，也没有官方透露过这种制程技术的细节。

Piper Jaffray公司的分析师Gus Richard表示：“我们认为Intel在22nm节点可能会使用锗（III-V族技术）沟道材料技术以及全耗尽型SOI技术。这种做法可以让他们领先自己的对手3-5年时间，他们应该会在11年第四季度开始生产22nm制程的产品.”

其它人则发表了不同的意见，Semico公司的 Itow便认为“我不认为Intel在22nm节点会转而使用基于SOI的技术。”

成本问题才是最大的要害：

VLSI公司的Hutcheson表示：“虽然有关Intel的下一步动向有很多线索，但实际上包括他们在内，还没有哪一家芯片厂商在这个问题上得出了明确的答案。他们必须首先确定所需的晶体管参数，并确定哪种方法才可以达到这个目的，然后才能决定要采用哪一种方法，实现这种方法的哪一种技术组合在降低芯片成本和良品率方面最有优势。一般来说，Intel的风格总是偏向更为保守一些，不过他们的产品总是会因此而更早推向市场。因此我敢打赌他们会继续在下一代节点制程中采用传统的CMOS技术。”

Intel的高管Mark Bohr则曾表示“我们不会使用部分耗尽型SOI技术”，不过他也承认Intel正在“研究”全耗尽型SOI技术。另外Intel同时也在偷偷研究基于TSV的芯片3D互联技术。Bohr表示这几项技术仍然有许多技术问题需要解决：“还有2-3年才是正式谈这些技术的时候。”

所谓的3D TSV技术简单说就是一种能利用穿硅互连结构，将芯片垂直连接在一起的技术。这种技术的目的是减小各个芯片间的互联线长度，并减小芯片的总体尺寸和单芯片的总体带宽。

目前为止已经有少数厂商开始销售基于TSV技术的芯片，这些产品主要是CMOS影像传感器，MEMS芯片，功率放大器等类型。目前TSV技术需要解决的问题还有很多，比如缺乏配套的EDA设计工具，芯片设计相对复杂，装配/测试困难，成本高，缺乏统一产品标准等等。

根据分析师的分析，预计在TSV技术应用的初期，芯片厂商可能会首先推出基于硅基板的所谓“2.5D”级别TSV技术，这种技术会在2012年左右走向主流。而完整版的3D TSV技术则会在2013-2015年左右走进主流市场。

尽管存在种种挑战，但IBM公司则已经展示过基于3D TSV互联技术的良好可行性，IBM的高管Subramanian Iyer称：“3D TSV技术方面，目前还没有哪一家厂商的有关技术显得特别出色。”

当然，以IBM为首的一批芯片厂商也在研究22/20nm乃至更高级别节点可用的制程技术，该技术联盟中的成员之一GlobalFoundries公司则已经公开了其20nm节点制程的部分信息。

除此之外，目前还没有明显迹象表明哪种技术会在下一代晶体管制程竞赛中胜出，Iyer表示：“我认为情况仍含混不清，但我觉得芯片厂商未来会不得不走到全耗尽型SOI这条路上来。”

不过参会的高通代表在这个问题上的看法则显得更一语中的。高通的高级副总裁 Jim Clifford表示，成本仍然是晶体管开发和芯片制造中考虑的重要因素。从90nm节点到现在，晶体管的成本曲线在每个新节点处的成本曲线都会下跌29%左右“如果这个曲线变成平直形状，那么我就头大了。所以我认为芯片制造商应当关注经济性方面的因素。”

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