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v_2004 · 发表于 2004-5-17 00:43:00

Avici 则用Synopsys的Vera 来编写测试基准程序。“我们未采用HDL，其主要原因是为了减少测试基准的规模，”Deutch说。对大多数语言来说，任何程序员的每行代码的出错概率是一样的。“要是我能用半数的代码行编写出相同的概念，在着手寻找设计的错误之前，测试基准中出现的错误就只有原来的一半。”他说：“此外，Vera代码的运行速度比Verilog快，还能获得某些真正的程序结构，如阵列、类、以及标志”。

Avici仍在执行完整的门级仿真流程。在这个基础上，他们采用一种等效检验工具来验证RTL描述到门级、综合后门级到最终门级功能的一致性，同时，他们也使用Synopsys的PrimeTime进行静态时序检验。

Deutch说：“我们优先考虑无需博士一类高级人才就能操作的验证引擎。”Avici目前正在考虑几种验证引擎。“在这些工具上，我们的代码显得非常粗糙，我们期望投入能有明显的回报。购买一个真正的新型工具所付出的最大代价不是特许使用费，而是工作人员将它融入工具流中所花的时间。”Deutch披露。

静态验证也优先列在Ishoni Networks的清单上。“静态时序分析和形式验证对我们是极端重要的，”Ren说：“没有它们就无法实现成功的设计。” Ishoni在完整的验证中仍然使用传统的门级仿真。

随着几何尺寸的缩小和密度的增加，时序收敛性成为令设计人员头痛的一个问题，并影响他们在用户自有的工具(COT)与ASIC厂商之间作出选择。“最大的难题是时序收敛性，”据Avici 的Deutch说：“我们已选用了COT，来完成内部的布局。我们尝试过使用各种工具来完成任务，不管是LSI、 Synopsys、 Avant，还是其它公司的，对于LSI的G12，我们发现50%的时延是走线产生的，而不是门产生的。综合工具不能获得正确的线负载模型，而该模型对数据流芯片特别重要。目前，我们正在使用Synopsys的物理编译器，它试图将综合与布局集成在一起。我们初步取得了令人满意的结果，正在努力解决真正的难题。”

COT模型也受到Ishoni Networks 的欢迎。“对工程师来说，最大的难题是一次即可以设计出功能完整的硅产品。”Ren说：“我们的设计规划采用了Silicon Perspective的First Encounter，因为它能迅速地完成平面规划/布局，给出有用的线负载信息，工程师们可用它来细调综合过程。

Ishoni喜欢First Encounter的众多因素之一，是它的执行速度十分快。“它可让我们进行迭代，取得最佳的结果，在比其它工具更短的时间内让时序收敛。” Ren说，但First Encounter 不是十全十美的。“在完整的芯片级设计中也存在某些缺陷。例如，创建时序模型流程不理想，常常需要人为的干预。”

SPC公司的Ping Chao赞同Ren的评价，并对此作出了反应：“如John所说，尽管First Encounter 是非常有效的，但仍有改进的余地。我们的首要任务是改进完整芯片的设计流程。我们已对创建时序模型的过程作了几项改进，减少了人为的干预。”

Amber Networks则选择和ASIC厂商合作。“就ASIC来说，在分层设计流程中便完成时序收敛是最大的设计难题，” McLaughlin认为：“为了实现几百万门级的设计，必须采用分层布局布线的策略。”由于Amber的ASIC厂商使用了Cadence的Silicon Ensemble工具来实现其布局布线流程，因此Amber的设计人员也采用了Cadence的工具。

为了更好地预测时序收敛的路径，Amber采用了物理综合，时至今日，按此方法学产生的ASIC还未出现需要重新设计的情况。Mclaughlin表示：“物理综合是大势所趋。我们不打算用不同的工具来完成基于线负载模型的综合、单独布局、和基于布局的优化。”

Amber使用Cadence的PKS(物理知识综合工具)。该工具的优点是：Silicon Ensemble的时序结果与后布局结果相关；集成的扫描链重新排序和时钟树综合；以及易用的tcl基命令行界面。

NEC Electronics的Roethig使用的是Tera System最新推出的设计规划工具。该工具的独到之处是可在综合成网表之前确定物理设计。Roethig在解决最佳分类工具(best-in-class)与集成化成套工具的关系方面处于有利位置。“没有一个供应商能够同时提供卓越的设计规划工具和布局布线工具。”

Avici的Deutch的观点是“最简单的仍然是最必要的。要编写好计划任务的文件，并在交给软件人员之前将其修改好，确定已表达出真正想要完成的任务。不要让人们只埋头钻研于自己的设计部分，而忘记整个系统的要求。

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