Xilinx采用3D封装与TSV首创堆叠式FPGA

美商赛灵思(Xilinx)发表业界首创的堆叠式硅晶互连技术，号称可带来突破性的容量、频宽、以及省电性，将多个 FPGA 晶粒整合到一个封装，以满足各种需要大量晶体管与高逻辑密度的应用需求，并带来可观的运算与频宽效能。

透过采用3D封装技术和硅穿孔(TSV)技术，赛灵思28纳米7系列FPGA特定设计平台(Targeted Design Platform)能够满足系统在各方面的资源需求，提供比其它最大型单晶粒FPGA高出超过两倍的资源。此款创新平台模式不仅让赛灵思超越摩尔定律的限制，并为电子产品制造商系统的大规模整合提供无与伦比的最佳化功耗、频宽、以及密度。

赛灵思目前已为客户推出ISE Design Suite 13.1试用版，透过其中的软件支持，28纳米Virtex-7 LX2000T组件将成为全球首款多晶粒FPGA，其逻辑容量比赛灵思目前40纳米世代中具备串行收发器的最大型FPGA要多3.5倍，而且比最大竞争类别的内建串行收发器的28纳米FPGA要多2.8倍。

此组件采用领先业界的微凸块组装技术，加上赛灵思具备专利的FPGA创新架构，及台积电先进的技术，与采用多个FPGA之技术相比，能提供更低功耗、系统成本、以及电路板复杂度，可在相同封装内支持相同应用。

台积电研发资深副总经理蒋尚义表示：「与传统单片型FPGA相比，多芯片封装的方式，是一项创新作法，可提供大规模可编程功能，理想的良率、可靠度、温度梯度、以及抗压力等特性。透过采用硅穿孔技术及硅插技术(silicon interposer)，来实施堆叠式硅晶互连方法，以这些良好的设计测试流程为基础，赛灵思预计将可大大降低风险，并顺利走向量产。 透过此流程，公司将能满足在设计执行、制造验证、以及可靠性评估等业界标准。」

在赛灵思的堆叠式硅晶互连结构中，相邻FPGA晶粒之间的数据传输会经过超过1万个路由管线。相较于采用标准I/O连结来整合一个电路板上的两个FPGA，堆叠式硅晶互连技术可提供超过100倍的每瓦晶粒间连结频宽，且传输延迟只有五分之一，而且不会耗用任何高速序列或平行I/O资源。透过让晶粒彼此紧邻，并连结至球状门阵列，赛灵思藉此避免以往采用单纯垂直晶粒堆栈法，会产生的热流与各种设计工具流程的问题。赛灵思基础FPGA组件采用28纳米HPL (高效能、低功耗)制程技术，为封装内FPGA晶粒的整合提供充裕的功耗预算。

赛灵思的堆叠式硅组件互连技术能支持各种要求最严苛的FPGA应用，这些组件正是许多新一代电子系统的运算核心。这项技术的超高频宽、低延迟、以及低功耗互连等优异特性，让顾客能运用和大型单片FPGA组件一样的方法建置各种应用，并利用软件内建的自动分区功能，提供按钮式的简易运用方式，并能运用阶层式与团队分工的设计方式，达到最高效能与生产力。

赛灵思透过采用经验证的 TSV 技术，以及目前正被广泛高效率使用的低延迟插入式结构，将进一步丰富其 FPGA 产品的功能。赛灵思所使用的技术也一直被高量产的制造环境所采用，因此预计成品将具有稳定的高质量及高可靠性，且客户风险会非常低。

除了硅组件的发展外，赛灵思也与业界领先的一线晶圆制造，以及代工组装与测试厂合作，包括像台积电这样的先进大厂，以建立强大可靠的供应链。目前已向客户推出的ISE Design Suite 13.1试用版将提供软件支持。首批组件预计将于2011下半年开始供货。