台积电20nm制程将加大对双重成像技术的设计支持力度

据台积电公司设计技术高级主管Ed Wan表示，台积电20nm制程自动化设计系统将可支持双重成像技术（double patterning）。相关的电路自动化布置软件厂商将在台积电20nm制程芯片设计用软件中加入对双重成像技术的支持，这样芯片设计者就不需要像过去那样专门针对双重成像技术进行计算。而一旦芯片设计方确定芯片电路的布局准则，那么台积电的软件便可将该设计拆分到两个双重成像用掩膜板上。

他表示：“在28nm制程节点，图像的节距尺寸(pitch size)是90nm,这已经接近193nm光刻机的极限（80nm节距尺寸）。因此，双重成像技术将是20nm节点制程必须要启用的一项关键技术。”另外他还透露台积电在20nm制程节点将使用双重成像+双重蚀刻工艺（2P2E,即常说的LELE，另外一种双重成像技术则是SADP即自对准双重成像技术），晶体管密度可提升1.9倍左右，SRAM单元面积则可减小到0.898平方微米，他并称2P2E工艺 可制造节距为64nm的芯片产品。



另外，在20nm制程节点，台积电还将改换不同制程节点的命名方式，其20nm制程将按照应用分为两个大类别，分别是“G”制程（类似与过去的高性能"HP"制程）和"SOC"制程（类似于过去的低功耗制程“LP”）。Ed Wan表示，台积电20nm高性能级别的G制程将于明年第三季度开始试产芯片产品；而低功耗级别的SOC制程则将于后年第二季度开始试产芯片。G制程与SOC制程的主要不同之处在于所应用的体偏置技术（简而言之就是管子的衬底电压与源极电压并不相同的设计），当采用反向体偏置技术时，管子的性能将可得到改善，而采用正偏置技术时，管子的漏电量则会减小。

台积电另外一位副总裁 Di Ma则透露台积电20nm制程产品将采用新的低阻型金属化技术：“在20nm节点，我们将改善金属化结构（针对管子的栅极和漏源极）的低阻性能，同时还将应用超低介电常数材料（针对互联层，k值可低至2.5）技术。芯片电路材料的硬度随制程节点下降的趋势也将被反转，这有助于提升芯片封装的可靠性。20nm节点后端工序（BEOL：通常指从漏源极，栅极金属化到互联层制作的一系列工序）制成的芯片其硬度等级将可与28nm BEOL工序相当或更好。”

目前台积电已经开始为部分客户生产28nm制程芯片产品，预计28nm HP/LP工艺年内将能正式出台，而且台积电最近还新推出了专门面向智能手机和平板电脑产品的新28nm HPM工艺，预计这项工艺今年第三季度可开始试产。

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