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标题: 英特尔工艺开发负责人谈15nm工艺以后的CMOS技术 [打印本页]

作者: update 时间: 2010-7-19 09:25
标题: 英特尔工艺开发负责人谈15nm工艺以后的CMOS技术
　LSI的基本元件CMOS晶体管长期以来一直被指存在微细化极限，但目前来看似乎还远未走到终点。全球最大代工厂商台积电（TSMC）于今年夏季动工建设的新工厂打算支持直至7nm工艺的量产（参阅本站报道）。台积电是半导体行业中唯一一家具体公布20nm工艺量产时间的企业（预定2012年下半年量产），在微细化竞争中实力不断提高。不过，在微细化竞争中固守着头把交椅的依然是英特尔。从英特尔以2年为间隔推进CMOS技术工艺的发展蓝图来看，预计该公司将从2011年下半年开始22nm工艺的量产。

　　就CMOS技术的观点而言，22～20nm工艺对各公司来说均是32～28nm工艺的延伸技术，也就是说很可能会通过使用高介电率（high-k）栅极绝缘膜/金属栅极的平面（Plane）CMOS来实现。那么，15nm工艺以后的CMOS技术又将如何发展？本站记者就此采访了在英特尔负责开发最尖端CMOS工艺技术的Kelin J. Kuhn（英特尔院士暨波特兰技术部门先进器件技术总监）。Kelin J. Kuhn先后主导开发了90nm、45nm、22nm及15nm工艺，目前负责的最尖端工艺为11nm工艺。（采访人：大下淳一）

——首先请您谈谈今后的技术展望。CMOS的微细化何时会走到终点？

　　微细化进程估计还将持续很长一段时间。不会在今后2年、3年或5年的短时间内就结束。以前人们指出微细化极限往往依据的是某项特定的技术课题。比如，“与光的波长相比线宽较细的图案无法曝光”、“栅极绝缘膜的厚度存在物理极限”等等。而对于这些课题，半导体业界总能随着公认为限极工艺的接近，找到很好的解决办法。光刻的话可以举出的是OPC（光学接近效果校正）及RET（超解像技术），栅极绝缘膜的话可以举出的是high-k技术。我自已也曾经向现在已引退的上司说过，“CMOS的微细化也许会在您任职期间走到终点”。当时说的时候看起来还挺有道理，但结果并非如此。

　　我认为微细化不会终结的原因还在于世人所追求的LSI技术在随着时间不断变化。有一例子很能说明问题。这就是近来对英特尔越来越重要的、供消费类数字产品及手机等使用的LSI。在该领域的LSI中，除了作为内核的逻辑部分之外的区域在芯片上占有很大的面积。这一区域就是模拟、RF及输入输出等部分。随着消费类数字产品及手机的进步，这些部分所占有的面积在不断扩大。而且，这一周边区域与作为内核的逻辑部分相比，微细化工艺要落后数代。如果跟随逻辑部分推进该区域的微细化，便可在LSI上配备更多的功能。也就是说，不仅是作为内核的逻辑部分，从整个芯片来看，还有进行微细化的余地。今后我们找到新应用的话，符合这一应用的芯片又会与现在的芯片不同。这种变化将不断产生芯片水平上的微细化余地。

——新应用的亮相是否也会给工艺开发的方向带来变化？

　　应用的变化将带来巨大影响。最好的例子就是供消费类产品使用的处理器“Atom”。我们直到65nm工艺都在采用“Tick&Tock”模式来推进微处理器的进步。这是一种使工艺技术与微架构交替变化的开发方法。我们的处理器直到数年前基本都是面向个人电脑（PC）的产品，因此没有必要去改变“Tick&Tock”模式。不过，随着45nm工艺的到来，我们的方向转向了消费类产品使用的处理器，这一模式因此发生了变化。具体来说，就是量产了芯片面积比PC用处理器更小的Atom。Atom是由公司内部很少人组成的设计小组开发的。虽然开发之初公司里也存在“这芯片也太小了吧”的担忧，但现在Atom已成为我公司的主流技术之一。这样，面向PC的“Tick&Tock”又加入了Atom，可以说，以后“Tick&Tock&Atom”就是我们推进处理器进步的模式。今后，如果瞄准的应用再有大的变化，这一模式还需要加以修正。

——请您展望一下15nm工艺以后的晶体管技术。

　应该说，直到22nm工艺，平面CMOS的微细化都很顺利，而到了15～11nm工艺，将会迎来巨大转折。这时的选择大体分为两项。即Fin FET或全耗尽型SOI晶体管。估计英特尔将采用其中的Fin FET。因为与全耗尽型SOI晶体管相比，Fin FET存在多项优势。首先，Fin FET采用多栅极构造，因此与全耗尽型SOI晶体管相比，实际沟道宽度可达到2倍。全耗尽型SOI晶体管为7nm的话，Fin FET就是14nm。这一不同绝对很大。其次，全耗尽型SOI晶体管由于衬底（沟道）部的Si膜厚度只有5nm左右，因此可能会在多点上发生性能变差的情况。一是容易受到声子散射的影响。二是容易生产阈值电压不均现象。除了Si膜厚度稍有不均就会导致阈值电压不均之外，量子效应引起的电荷分布变化也可能会使阈值电压不均。鉴于这些问题，除了迄今一直在致力于基于体硅的平面CMOS，并计划今后继续长期推进微细化的半导体厂商、即我们之外，估计韩国三星电子及台积电等也将采用Fin FET，而非全耗尽型SOI晶体管。估计各公司在通过Fin FET支持数代工艺之后，将向纳米线FET过渡。

——英特尔将在15nm工艺时还是在11nm工艺时向Fin FET过渡？

　　首先，可以提到的普遍观点有两个。第一，众多半导体厂商很可能会在15nm工艺时导入Fin FET。第二，将平面CMOS的生命延续至11nm工艺，这对于任何一家半导体厂商来说恐怕都是不可能的。虽然英特尔并未明确表示何时会向Fin FET过渡，但“尽量延续现有技术的生命”是我公司的传统。比如，很多半导体厂商都在45nm工艺时导入了液浸曝光技术，而我们却在该工艺上实现了干式曝光的突破。这样，便大幅降低了成本。不过，要使平面CMOS的生命延续至15nm，决非是件容易的事。尤其是抑制短沟道效应时，需要导入非常先进的沟道控制技术，这样就可能会导到成本增加。

——Fin FET的实用化都面临哪些课题？

　　器件构造的立体化给制造技术带来了诸多困难。因为半导体制造技术的历史，同时也是尽量使器件构造平坦化的技术的历史。蚀刻加工，以及high-k/金属栅极的形成工艺等的难度均在增加。不过，与发掘新的器件物理这样的困难相比，这些困难的性质有所不同。尤其是最近，对于我以前一直担心的Fin FET的技术课题，台积电已经找到了解决方法。该公司开发出了向Fin FET的沟道施加强应变的技术。可以说这使Fin FET向实现量产迈近了一大步。

——基于Ge及III-V族化合物的高迁移率沟道技术也备受期待。这是一项在pMOS中使用空穴迁移率高的Ge，在nMOS中使用电子迁移率高的III-V族化合物的创意。对于这些技术，您有何看法？

　　对Ge沟道和III-V族沟道进行比较的话，目前来说Ge沟道率先实用化的可能性较高。不过，Ge沟道的量产化估计要等到最初导入Fin FET的工艺以后才能实现。而III-V族沟道的量产化估计要比Fin FET及Ge沟道至少晚一代工艺，甚至数代工艺。

　　Ge沟道大存存在三个问题。第一是栅极绝缘膜的品质。凭借以Si覆盖层及高品质GeO2为界面层的high-k膜技术，近年来栅极绝缘膜的品质得到大幅改善。但即便如此，与量产工艺所要求的品质相比，仍存在很大的距离。第二是Ge的带隙较小，因此容易发生与能带间穿遂现象相关的问题，存在只能在0.7V以下的低电压区域工作的担忧。除此之外，只在pMOS中导入Ge沟道的、低成本工艺的开发也是一大课题。这也是Ge沟道的导入估计要比Fin FET等非平面CMOS的量产化晚的原因。

　　III-V族沟道存在的课题非常多。除了在Ge沟道中同样视为问题的栅极绝缘膜及带隙课题之外，III-V族沟道恐怕还只能用于nMOS，因此与Si之间的工艺整合成为重大课题。另外，作为III-V族沟道固有的问题，在利用MOCVD法进行成膜时，目前还不得不使用环境负荷大的材料。在重视环境亲和性的当今潮流下，这是一个大问题。要想确立以环境负荷小的方法来制造III-V族沟道的技术，估计还要等上很长一段时间。这些都是III-V族沟道的实用化估计要比Fin FET及Ge沟道晚的原因。

——对于攻克基于微细工艺的LSI所存在的、阈值电压等特性不均的重大课题，您有何展望？

　　杂质不均等特性不均的确是一大难题。今后，随着微细化进一步推进，除了SRAM部分之外，在逻辑等部分也可能会出现特性不均问题。不过，问题还是有望得到解决的。这里最重要的也许就是电路设计与工艺之间的协调。在SRAM方面，这一点已通过导入冗余电路及辅助电路得以实现。继续加强两者间的协调是今后的关键。

——最后请您谈谈TSV（Si贯通孔）这样的，对半导体芯片进行三维层叠的技术的定位。

　　对难以整合到Si芯片中的功能，目前最好的方法是进行三维层叠。比如基于III-V族半导体的功率放大器电路。作为以低成本集成该电路的方法，与集成到Si芯片上相比，对芯片及晶圆之间进行集成的方法目前在成本等方面更为有利。今后，三维技术将以三大轴心向前发展。首先是TSV。在TSV方面，英特尔也在长年进行相关开发。其次是晶圆之间的粘合。另外还有在晶体管工序中导入多个层叠构造的方法。今后，这些三维化技术将支撑着LSI随着微细化的推进取得进步。

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