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标题: 浅谈3D芯片堆叠技术现状 [打印本页]

作者: 这个夏天 时间: 2011-4-6 09:04
标题: 浅谈3D芯片堆叠技术现状
尽管最近几年以TSV穿硅互联为代表的3D芯片技术在各媒体上的出镜率极高，但许多人都怀疑这种技术到底有没有可能付诸实用，而且这项技术的实际发展速度也相对缓慢，目前很大程度上仍停留在“纸上谈兵”的阶段。不过，许多芯片制造商仍在竭力推进基于TSV的3D芯片技术的发展并为其投入研发资金，这些厂商包括IBM,Intel，三星，东芝等等，3D芯片技术的优势在于可以在不需要改变现有产品制程的基础上增加产品的集成度，从而提高单位芯片面积内的晶体管数量。

在最近举办的GSA存储大会上，芯片制造业的四大联盟组织-IMEC, ITRI, Sematech以及SEMI都展示了他们各自在基于TSV的3D芯片技术方面的最新进展。

SEMI联盟组织旗下的一个3D芯片技术工作组本周召开了第一次联合会议，会上他们草拟出了一套TSV技术用晶圆坯以及制造用设备的标准。SEMI联盟组织旗下共有三个与3D芯片技术有关的工作组，而且他们目前还在组织第四个与之有关的工作组，这个新成立的工作组将由芯片生产用设备制造行业的老大应用材料公司领衔。

而另外一个工业联盟组织Sematech也在积极拓展自己的3D芯片研发计划。令人稍感意外的是，Analog Devices最近也宣布加入了由Sematech组织的“3D芯片设计启动中心”组织，目前该组织的成员有Altera, LSI, 安森美半导体以及高通等几家。

3D堆叠技术的诱因：

另外一些组织和公司也都在积极开发基于TSV的3D芯片技术。究其原因，是因为许多芯片厂商都担心将来继续缩减制程尺寸时，所花费的成本将难以承受，甚至不久的将来可能会被迫停止芯片制程缩减方面的研发。

所有这些行动表明，除了向二维方向缩减制程尺寸之外，业界也在积极考虑向三维TSV芯片堆叠方向发展的方案。多年以来，芯片制造商一直在谈论基于TSV的3D芯片堆叠技术，不过除了在CMOS图像传感器领域有推出过采用类似技术的产品之外，这项技术还远远没有进入主流范畴，导致这种现象的原因则是研发成本高，缺乏标准等因素。

2.5D与3D芯片堆叠技术：

2.5D芯片堆叠结构

理论上说，3D芯片堆叠技术的实现可分两步走，第一阶段是先采用借助硅中间互连层的2.5D技术，这种技术中虽然也有使用TSV技术，但如上图所示，功能芯片(chip1/2)中并没有制出TSV结构，而是把TSV结构设置在专门的衬底中，功能芯片通过microbump与中间互连层(interposer)连接，再通过一层TSV衬底连接到3D芯片封装用衬底上；而第二阶段则会将TSV结构直接植入功能芯片之中。

而现在，多家组织已经组建了许多新的，面向主流应用的3D芯片堆叠项目组。举例而言，Semtech组织便正在与IBM公司进行这方面的合作，这个项目的目标是将模数转换器芯片与DSP芯片利用TSV 3D堆叠技术连接在一起，这两种芯片将通过一层中间互联层（interposer）连接在一起，该互连层的峰值带宽可超过1.3Tbps.

3DIC技术在内存领域的应用热点：Wide I/O

另外，以Hynix，三星等为首的组织则在积极推广可将TSV 3D堆叠技术带入主流应用领域的另外一项计划，即Wide I/O内存接口技术，这项技术面向手机，平板电脑等相关产品。

三星的Wide I/O内存芯片内部结构

JEDEC组织目前还在审核Wide I/O内存接口技术标准，这种内存接口的位宽达512bit，可以增大内存芯片与逻辑芯片之间的数据传输带宽，其峰值传输率可达12.8GB/s，带宽要比常规的LP DDR2接口高出了3倍之多。

LPDDR2是目前移动设备用内存的主流接口标准。而Wide I/O则是三星等厂商计划用于取代LPDDR2的接口标准，Wide I/O计划将分两个阶段实现，第一阶段的Wide I/O将实现将4块内存芯片通过TSV技术实现互联，组建高位宽4通道芯片，然后再利用TSV技术将这种高位宽4通道芯片堆叠在一起。高位宽4通道芯片内部的四块芯片采用微凸焊(microbump或称μ-bump)互联的方法实现相互连接。据预测，采用这种技术的产品有望在2014/2015年间出现，不过也有人认为这项技术实用化可能需要更多的时间。

Rambus公司高级副总裁兼半导体业务部门的总经理Sharon Holt则认为，由于这项技术十分复杂加上高额的研发成本，因此基于TSV的Wide I/O接口技术可能要再过“5-10年”才有望实用化。同时他还认为业界不太可能直接从现有的LPDDR2标准转换到Wide I/O标准，因为从时间上看，LPDDR2技术去年便已经有实际的产品问世，而Wide I/O技术现在看则仍是八字还没一撇。

这样，LPDDR2和Wide I/O之间便会出现一个空档期。而Rambus则正好可以见缝插针地推广其移动内存用XDR接口标准。

在这次GSA大会上，Holt还表示移动用内存标准与PC用内存标准终将实现一统，也就是说目前移动设备上使用的LPDDR2技术有可能被PC内存用上，他并称其为“统一内存系统”。

不过其它厂商则看法不同。比如三星公司的高管Jim Elliott虽然同意“统一内存系统”的提法，但他认为促成内存标准一统的技术将是基于TSV的Wide I/O技术。

3DIC行规制定现状：

不过TSV技术面临的主要问题之一是缺乏业内标准。去年12月份，SEMI联盟组织开始在这方面有所行动，他们成立了一个三维堆叠集成电路标准委员会（Three-Dimensional Stacked Integrated Circuits (3DS-IC) Standards Committee）。

为了广泛获取业界的支持，并确定需要进行标准化的项目。SEMI组织正与Sematch展开合作，合作的内容是确定未来一段时间内3D芯片堆叠技术的应用方向。Sematech组织的成员众多，包括Globalfoundries, 惠普, IBM, Intel, 三星以及联电等，其它支持该3DS-IC标准项目的公司还有Amkor, ASE, IMEC, ITRI, Olympus, 高通, Semilab, 东电电子以及赛灵思.

该三维堆叠集成电路标准委员会成立的初期将包含三个工作组：

1-晶圆对键合（Bonded Wafer Pair (BWP) ）工作组：这个工作组的任务是为BMP有关的技术订立标准，工作组将以刚刚成文的SEMI M1标准（代号M1的标准的主要内容是为抛光处理后单晶硅晶圆片的尺寸，物理性能以及量测方法进行新的规定，以便为TSV技术打下基础）为起点开展工作，该工作组的领军人将是Sematech联盟；

2-量检验工作组：顾名思义，该工作组的目标是为3DS-IC项目制定必要的量测技术标准，这个工作组由Semilab牵头负责；

3-薄化载体晶圆工作组：载体晶圆的作用是作为3D堆叠芯片的衬底，工作组的目标是为薄化载体晶圆制定适于3DS-IC使用的新标准，该工作组由高通领衔。

除此之外，还有另外一个工作组也已经在组建的过程中，该工作组将专注于“堆叠制程用单片晶圆技术”，该工作组将由应用材料公司领衔。

SEMI组织还透露本周早些时候3DS-IC标准委员会召开了一次会议，会议的主题是开始为3DS-IC用晶圆片制订晶圆片参数等标准，有关的标准草案则将于明年早些时候出炉。

另外，去年Sematech组织还宣布建成了首个300mm规格3DIC试产产线，该产线建在纽约州立大学纳米科学与工程学院下属的奥尔巴尼纳米技术研究中心内。参与Sematech 3D芯片堆叠技术项目的公司/单位有Globalfoundries,惠普, IBM, Intel,三星，台积电，联电以及纽约州立大学。

据Sematech高管Sitaram Arkalgud透露，该产线设立的主要目的是为Wide I/O产品研发出一套“参考工艺流程”，所用的TSV结构宽度为5微米，深度则为500微米。

席卷全球的3DIC热潮：

另外一方面，去年由Sematech，SIA(Semiconductor Industry Association)以及SRC(Semiconductor Research Corp.)三大组织牵头，启动了另外一项与3D芯片堆叠技术有关的研究项目，该项目的目标主要是为可应用于多种场合的异质结构3D芯片互联技术制定行业标准规范。目前加入这个项目的成员有ADI, Altera, LSI, 安森美和高通。

对3D芯片堆叠而言，晶圆键合技术所起到的作用非常关键。根据国际半导体技术路线图(ITRS)的预计，2012年后应用的TSV穿硅互联结构中的微过孔直径将被控制在0.8-4.0微米之间。

美国Sematech组织在欧洲的对手IMEC也在积极研制与3D芯片堆叠有关的技术。本月早些时候，Cascade Microtech公司和IMEC宣布将就3DIC的测试方法研制项目进行合作。两家公司将在3D TSV技术所用的量测方法方面展开紧密合作，并宣称将在3DIC用研发及产品测试标准制定领域走在全球前列。

另外，法国的CEA-Leti也已经开始启动基于300mm晶圆规格的3DIC试产项目。CEA-Leti与意法半导体之间合作密切，同时他们还计划与另一家硅中间互连层的厂商 Shinko Electric Industries公司展开合作。

亚洲方面，新加坡微电子所( Institute of Microelectronics (IME))最近也组建了一个与3D堆叠技术有关的联盟组织，台湾工研院(ITRI)也组建了一个类似的联盟组织，其成员数达到了22家公司，包括联电，思科，日月光等。

去年，尔必达，力成科技及联电三家公司还宣布将合作开展基于28nm节点制程的3D芯片堆叠技术的研发。

赛灵思的FPGA 3D堆叠技术

最后，赛灵思则在去年宣布推出可将多块FPGA核心通过3D堆叠技术集成在单片封装中的技术，并将把这种技术应用在其28nm制程7系列FPGA产品上。有关的产品定于今年下半年上市。

另：

苹果A4/A5处理器虽然也使用了类似3D芯片堆叠的技术，但并没有使用TSV和Interposer结构，而是采用如上图所示的结构，直接通过Microbump实现内存芯片与逻辑芯片的互联。

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