CMOS晶体管向22及15 nm转换

update · 发表于 2011-1-5 10:27:29

对于何时替换体硅晶圆上的平面CMOS晶体管结构，技术人员已经争论了很久。现在，向新器件结构的转换已经启动，在15 nm技术路线图上，IBM和英特尔已经确认了全耗尽CMOS结构，而一些其他的垂直晶体管结构也得到了极大重视。

英特尔负责工艺架构和集成的主管Mark Bohr介绍说，他在英特尔的同事们对“将部分耗尽（PD）CMOS结构延伸到15 nm节点颇感悲观。”只有在绝缘体上硅（SOI）衬底上才能完成全耗尽（FD）技术，Bohr这样认为，但在体硅或者SOI晶圆上，均可制作三栅或finFET器件。

Gartner的分析师Dean Freeman则将眼前的局面同上世纪八十年代早期的情况做了类比，那时首先是存储器开始转换到CMOS结构，接着是逻辑电路。“NPN晶体管使CPU供应商获得了新生。我认为我们又一次来到了相似的转折点。但目前的问题是：我们怎样才能保持创新？”

图1. 随着阈值电压的提高及栅长微缩速度的放缓，驱动电流逐步降低。（来源：英特尔，2009 IEDM）

由于在上个或上两个节点里，栅长（Lg）实际上是等比例放大（图1）1的，因此不论新的器件结构是什么样的，必定会在某个节点发生根本性转变。为了避免短沟效应（SCE），在沟道中需要掺杂更多的磷和硼，但这也导致了阈值电压的升高和晶体管速度的降低。随机掺杂波动（RDF），也就是沟道内掺杂的数目随掺杂晕圈（halo）的变化而变化，会对Vt有很大影响，这又降低器件的性能及总的成品率。

应力工程也面临着新的挑战。越来越多的锗被添加到SiGe应力层中——32 nm节点中锗含量约为40%——但材料提供更高应力的空间越来越小。

尽管IBM、英特尔以及其他厂商正在降低高k材料形成的栅介质层厚度，但栅介质层（的厚度）“却无法以我们需要的速度降低，”Bruce Doris如是说，他是IBM在纽约州Albany R&D中心负责先进器件集成的经理。其他方面也变得愈加棘手。操作电压基本保持不变，使得功耗难以降低。将结做得更浅则导致源/漏电阻的提高。

那么到底该怎么办？据Bohr介绍，英特尔在22 nm还将继续采用体硅技术。英特尔将于2011年底推出采用22 nm工艺的MPU。去年九月英特尔发布了带有SRAM阵列和周边逻辑电路的22 nm测试芯片（图2），其中每个存储器阵列为364 Mb，芯片共有290亿个晶体管。该芯片采用了第三代后栅极高k/金属栅工艺，也就是在栅极工艺的最后沉积栅介电层和金属。

图2. 英特尔的22 nm测试芯片，带有290亿个晶体管。（来源：英特尔）

这样，英特尔应变技术带来的性能提升——例如从取代栅极，或者后栅工艺这种高k/金属栅沉积方法，获得的PMOS应变——已经无法补偿由于沟道掺杂恶化引起的速度下降。Bohr认为，如果这种情况继续下去，除了节距与栅长等比例微缩之外，还需要“更多的创新”。

Bohr还介绍了目前正在进行的对15 nm工艺的探索性工作，“全耗尽技术具有内在的低功耗优势。”英特尔正在这个领域进行尝试，Bohr这样介绍，该领域包括三栅器件和全耗尽平面技术。英特尔确定在六个月内启动该项研究，这样正是15 nm技术将会遇到架构难题的时间点。

（Scott Thompson曾是英特尔的技术主管，目前在佛罗里达大学Gainesville分校任教。他相信英特尔会在某个时刻采用三栅结构，而工业界的其他厂商则会因为制造难度过高而放弃finFET。）

历史上，英特尔对基于SOI的部分耗尽平面CMOS器件并不支持。“我们看重的是价值，”Bohr这样说。“无论是SOI或者是额外的金属层，只要可以带来额外的性能提升或功耗降低，我们都会采用。”

GlobalFoundries负责技术开发的主管John Pellerin也认为全耗尽CMOS的时代即将来临，不过他也承认“在技术路线图上标出结构转换的具体时间也非常困难。”

GlobalFoundries的第一家客户是超微微电子（AMD，加州Sunnyvale），因此它将继续支持AMD和其他采用SOI的客户，同时也会满足其他体硅客户。由于很多公司都将研发力量转向Fishkill联盟，Pellerin这样介绍，“因此我们可以从同时开发多项架构中受益。体硅是很多应用的基础，但对那些高性能市场分支来说，PD-SOI才是它们的基础。而什么时候取代体硅则很难预测。我们所作的是一方面着眼于创新的架构，而同时也集中于基础应用。这对新进入这个领域的公司来说则更具有挑战性。”

随着等比例微缩的持续进行，部分耗尽或传统的体硅晶体管“变得愈加困难，” Pellerin这样认为，“为了获得所需的短沟性能，当然需要全耗尽器件架构——会是像finFET这样的垂直器件还是平面SOI——才可以完成对沟道的控制。”这正是诱人之处：不需要在沟道里塞进很多的掺杂，而可以控制短沟效应。

在沟道里获得一致的掺杂浓度也越来越难。“波动变得更显著，”Pellerin解释说，“这样全耗尽型的器件架构开始获得关注。”

尽管普遍的观点是全耗尽结构会出现在15 nm节点，但IBM已经考虑22 nm技术节点时，在其旗舰MPU工艺技术中采用全耗尽工艺。T.J. Watson研究中心（纽约州Yorktown Heights）负责硅技术的主管Ghavam Shahidi介绍说，IBM正在开发在极薄SOI（ETSOI）晶圆上采用平面结构制作全耗尽晶体管的技术。2ETSOI可以获得更薄的硅衬底，这样可以降低由于扩展区微缩之后低于耗尽层宽度引起的短沟效应（SCE）。

“薄衬底器件可以简化扩展区减薄，并降低[栅极引起的漏极漏电]和Vt波动。未掺杂的衬底具有很低的漏电和掺杂波动，”Shahidi这样解释。

PD-SOI需要学会处理SOI的历史效应，否则会影响Vt级别并加重设计负担。采用FD-SOI则不存在历史效应问题，对小公司来说，将大大简化FD-SOI的设计。

ETSOI技术采用了多项工艺创新，包括在源/漏极和延伸区进行原位掺杂的外延（免注入）沉积，以及抬升的多面源/漏极架构（图3），IBM Albany研发中心22 nm器件集成团队的领导工程师Kangguo Cheng这样介绍。

图3. 极薄SOI技术需要薄硅层和很低的厚度波动。（来源：IBM）

ETSOI需要极薄的体硅，在22 nm技术代，SOI晶圆上关键硅层的厚度是6.3 nm，而15 nm器件则更薄，约5 nm。Doris介绍说，IBM采用的大部分300 mm SOI晶圆都来自于Soitec（法国Bernin），其硅层的厚度波动仅为±5 Å，不过目前来自Soitec的晶圆数量还受到限制。

由于ETSOI上的薄硅层可能会发生重结晶，因此工艺必须加倍小心。“硅层是如此之薄，”Cheng解释说，“如果破坏了顶层的硅，那么根本没有修复的余地。”这样，为了避免材料损伤，采用了原位掺杂而非注入工艺。3“我们采用原位掺杂，这是一项无损的工艺。我们形成间隔层，并需要原位掺杂的同时保护好S/D的外延生长层。之后，我们加热晶圆，掺杂杂质可以从S/D扩散到沟道。”尖峰退火不会破坏硅的结构，他这样介绍。

尽管ETSOI团队想在22 nm节点实施该结构（“所有的鸭子都排好了，”Doris这样形容），但习惯的力量可能使IBM在15 nm节点之前仍坚持部分耗尽SOI。

GlobalFoundries在Fishkill技术开发团队的主管Pellerin介绍说，从垂直方向的起伏上看，FD-SOI与PD-SOI很类似。“我们只需要处理非常薄的衬底。可以沿用一些我们已有的经验，这对沟道特性来说很有好处。”但仍有比较严重的串联电阻问题，并且需要将源极和漏极连接到沟道上。已经考虑了抬升S/D和一些其他方法。“目前的一个挑战是：如何降低器件的寄生电阻？”Pellerin这样介绍。

Gartner分析师Freeman介绍，他认为英特尔和IBM将各保持其传统，英特尔会尽可能地不采用SOI衬底，而IBM则会不遗余力地推动SOI的应用。关于英特尔的三栅结构，Freeman指出，“并不一定要采用SOI，特别是器件面积已经非常小了。衬底上仍然会有漏电，但并没有达到英特尔必须转向SOI的程度。”

Freeman的预测是“英特尔会尽可能地延续体硅晶圆。”另一方面，IBM则会尽快地将全耗尽SOI推向实用。他认为，Soitec和Shin-Etsu Handotai（SEH，东京）将会提供满足规范要求的ETSOI晶圆。

FinFET仍具吸引力

FinFET则是另一个主要的研究方向。3Pellerin认为ETSOI和finFET之间具有相关连续性，就像PD-和FD-SOI的关系一样。“我并不认为两者是无法共存的。它们具有一些共同的优点，但也都有各自的集成挑战。为了获得我们所需的晶体管密度，平面器件只能被微缩那么多。如果我们采用finFET，就打开了一扇新的门，可以通过集成垂直器件而提升晶体管密度。FinFET确实有进一步提高晶体管密度的潜力，而平面器件则很难继续提升。”

图4. FinFET可以获得额外的等比例缩减优势，但具有制造挑战。（来源：IBM）

FinFET和三栅结构都是包含“额外的工艺复杂性，”Bohr这样评论，但也有回报。三栅结构在寄生电阻和电容上挑战很大，但Bohr介绍，英特尔的三栅器件已经展示了“比目前已发表的三栅或FinFET器件更好的性能。”

IBM在2009年将其用于finFET研究的晶圆数目增加了一倍（图4），并且在finFET上的努力正在得到“非常漂亮的结果，”Doris这样介绍。“每一种方案都有优点和缺点。”平面结构“由于保持了人们习惯的设计风格因而备受欢迎。”例如平面晶体管的沟道宽度可以变化，但采用了finFET，“你必须把器件加起来使用。设计时不存在随意的宽度，因此你只能将其量化并增加指型沟道的数目。”

Doris补充说，“我相信工业界的大部分人都会同意finFET工艺非常困难的看法。即便可以克服侧壁图形转移的问题，但光刻仍是一项巨大的挑战。”

栅极刻蚀是另一个挑战。在指型结构附近栅极会卷曲，使得栅极轮廓的表征非常困难。对那些可接受的晶体管性能来说，“栅极需要尽量直，”Doris这样介绍。在平面结构中，栅极在一个平面上，但“在finFET中，栅极在整个晶圆的表面与沟道高低交错。这带来一些根本性的问题，需要找到集成所有工艺完成整个器件的方法，”Doris介绍说。

如果栅极在指型附近卷曲，那将很难进行优化。“工业界在过去三十年里进行的大部分工艺都可以用于平面ETSOI，”Doris介绍说。“工业界倾向于小步地改进。这也是我们到达目前局面的原因。那也是为什么向finFET这样根本不同的器件，特别在工艺复杂程度上来讲，很难在近期内完全突破的原因。”

Pellerin介绍说他已经告诫设计客户，finFET的设计挑战会有多么巨大，特别是“离散的Ws值”带来的影响。

GlobalFoundries当前的目标是20家最大的代工客户，并且他们并没抱怨晶体管宽度会是“阻碍物或者拦路虎，”Pellerin这样介绍。“我们可以提供多指结构。器件设计人员并不像模拟电路设计人员那样调整沟道宽度。因此即便finFET的设计一直被谈论，但目前还未成为真正的问题。”

Freeman认为，由于垂直结构带来的光刻和刻蚀挑战，大多数公司都对finFET非常谨慎，“在某种程度上来讲，通过外延抬升源极/漏极的结构本质上已经是一种垂直结构了。”

SiC：是或否？

在22 nm，很可能有多家制造商会采用比硅更小的碳原子来提高硅NMOS沟道的拉应力。在最近的国际电子器件会议（IEDM）上，介绍了这种在IBM的ETSOI工艺中进行外延的结构。该结构采用原位掺杂的方法，在NMOS器件上添加SiC应力层。在2008年的IEDM和2009年的Semicon West上，包括应用材料公司在内的Fishkill联盟合作厂商们宣称，他们已经证实了SiC应力层的可行性。

但SiC一定会进入实用么？Pellerin认为，SiC是“我们22和以下节点器件架构的元素之一。”注入源极/漏极区域变得越加复杂，而SiC应力层需要外延生长，这同pFET中SiGe应力区域的工艺类似。Pellerin介绍说，“在NMOS沟道内增加应变是提高性能的另一个途径。”

而Bohr则改变了一些他对SiC应力层的看法。过去他说英特尔反对SIC，但在2009 IEDM的一次采访中，他并不想评论英特尔对SiC的研究现状。Paul Packan在IEDM上发表了英特尔的32 nm晶体管，他也拒绝回答一位听众关于32 nm NMOS器件是否采用了SiC的问题。

TSV：不仅仅用于存储器

穿透硅通孔（TSV）和3-D芯片叠层则是另一项将要进入量产的技术。IBM可以提供基于SOI，可以实现嵌入式DRAM的产能，已经用于Power 7微处理器并可以提供给其代工客户。采用TSV互连的内存是IBM的又一项新兵器，从SOI，到嵌入式SOI DRAM，很快会加上TSV互连。

Pellerin认为，TSV将会“扮演一个重要角色”，并补充说，“嵌入密集内存是一个非常可行的方案，并会成为重要应用。带有TSV的3-D也是可以实现这一目标的方法。并且我们不应该只着眼于逻辑芯片与存储器的叠层。采用TSV，客户可以实现各种类型的异质集成，从而获得更小的尺寸、更多功能的器件。通过采用3-D和TSV，客户可以在有限的空间内用异质芯片叠层实现更丰富的功能。”

异质器件的前景？

谈到异质器件，Pellerin指的是将逻辑器件与光电或其他需要不同材料技术的器件连接在一起的情况。另一种关于异质器件的理解是在NMOS中采用III-V族晶体管，在PMOS中采用锗晶体管。2009年IEDM的晚间分组讨论会上，斯坦福大学的Krishna Saraswat教授预计，沟道长度达到10 nm左右时，工业界会转向新的沟道材料。理想情况是工业界开发出与III-V NMOS晶体管互补的III-V PMOS晶体管，相比硅器件，这种组合可以“极大地降低功耗”。Saraswat介绍说，“III-V [NMOS]和锗PMOS会比全III-V方案实现得早一些，这也是一个很好的折中。”

继续向前发展，对功耗的控制将成为主要挑战，Sematech（德州，奥斯汀）负责前道工艺项目的主管Raj Jammy这样介绍。“我们需要高性能的器件但功耗也要低。会有混合或融合技术出现的，”Jammy这样说，并补充，“美妙之处在于如果我们实现了III-V器件，那么我们可以把目前的操作电压减半——到0.5 V。”

在IEDM之前Jammy主持了Sematech关于异质器件的探讨会，提出将nFET上的III-V（目前最可能的材料组合是InGaAs）器件和pFET上的锗沟道结合在一起。4异质方法采用外延技术，只在300 mm晶圆的关键电路上沉积III-V和锗材料。

对很多来自于大学的研究人员来说，基于III-V的器件很适合于混合技术。耶鲁大学的T.P.Ma教授介绍说，“在过去的六个月里，III-V已经取得了很大突破，比工业界认识到的还要多。”

一些研究人员，像之前在东芝公司工作，目前在东京大学的Akira Toriumi教授认为，pFET和nFET器件均可采用锗沟道。5Jammy对此持保留态度，“锗nFET并不容易，原因是其接触电阻太高而界面态也很多。”

图5. 到目前为止III-V器件具有更高的迁移率但面临密度低的问题。（来源：英特尔）

英特尔技术和制造集团（俄勒冈州，Hillsboro）负责晶体管研究和纳米技术的Robert Chau介绍，英特尔已经开发了III-V n-沟道器件（图5），具有“非常非常高的迁移率，在有效速度和漏极电流上有显著提高。然而如何将器件进行微缩还是个未解之题。” 6

目前在麻省理工学院（MIT，马萨诸塞州，Cambridge）领导Marco中心和器件研究的Dimitri Antoniadis教授认为，III-V晶体管“将有助于改进速度和功耗；但密度方面很难讲。可能不会有助于栅长的降低；在可微缩方面还有很多工作要完成。”

STMicroelectronics（日内瓦）的研究主管Thomas Skotnicki对III-V器件是否会进入主流IC领域仍持怀疑态度。“硅可以提供我们需要的速度。III-V器件可能会应用与高速电路中。在小范围内采用高迁移率材料会带来波动问题，这会成为一个主要障碍。”

References

1. P. Packan et al., "High Performance 32 nm Logic Technology Featuring 2nd Generation High-k + Metal Gate Transistors," 2009 IEDM Proc., p. 659.

2. G. Shahidi, "Device Architecture: Ultimate Planar CMOS Limit and Sub- 32nm Device Options," 2009 IEDM Short Course, p. 25.

3. K. Cheng et al., "Extremely Thin SOI (ETSOI) CMOS With Record Low Variability for Low Power System-on-Chip Applications," 2009 Proc., p. 49.

4. D. Lammers, "Silicon May Prevail Despite Power Fears," Semiconductor.net, Dec. 7, 2009.

5. C.H. Lee et al., "Record-High Electron Mobility in Ge n-MOSFETs Exceeding Si Universality," 2009 IEDM Proc., p. 457.

6. G. Dewey et al., "Logic Performance Evaluation and Transport Physics of Schottky-Gate III-V Compound Semiconductor Quantum Well Field Effect Transistors for Power Supply Voltages (VCC) Ranging From 0.5V to 1.0V," 2009 IEDM Proc., p. 487.


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