台积电“透明式双重成像”（Transparent Double Patterning）技术

台积电表示，自20nm节点起，金属线层的节距尺寸将超过现有光刻方案的分辨率极限，因此必须启用双重成像技术。

按台积电的说法，其透明式双重成像技术可以在无需对现有系统/芯片设计方法进行变动的条件下将产品迁移到20nm节点。目前台积电已经在与EDA软件厂商探讨如何将透明式双重成像技术内嵌到EDA厂商的商用设计软件中去。

回想2009年初，台积电曾表示其启动20nm制程节点时EUV/电子束光刻等次世代光刻技术可能尚未成熟，因此届时他们计划启用193nm液浸式光刻机+双重成像技术。当时台积电负责光刻技术的高管林本坚曾表示，他更倾向于使用仅需进行单次蚀刻的LLE(Litho-Litho-Etch)型双重成像技术，而非目常见的LELE（Litho-Etch-Litho-Etch）/SADP型双重成像技术。

LLE技术使用成分不同的双层光阻胶，采用两次曝光+单次蚀刻的方法来实现双重成像；相比之下LELE技术则采用硬掩模层隔开两层成分相同的光阻胶，采用两次曝光+两次蚀刻（分别蚀刻两层光阻胶及硬掩模）的方法来实现双重成像。

LLE技术的优势之一是成本方面可能比LELE方案更加优越，不过09年时LLE技术还并不成熟。目前我们还不清楚台积电这次将展示的透明式双重成像技术是否就是基于LLE技术，答案恐怕只有在DAC会议召开时才能揭晓了。

另外，台积电现在宣布20nm节点制程采用193nm液浸式光刻+双重成像技术，那么这是否意味着他们在20nm节点不会启用EUV呢，恐怕未必？如果细心阅读上面的报道，你会发现台积电所说的透明式双重成像技术是为了提升“金属线节距”的分辨率而开发的，那么届时比金属线层更加关键的多晶硅层会采用什么光刻技术？

况且，我们都知道台积电计划在14nm节点转向Finfet架构晶体管，而且台积电曾经表示过193nm液浸式光刻技术将在15nm节点左右遭遇极限，那么如果20nm节点还不使用EUV等次世代光刻技术，难道他们准备在14nm制程节点同时启用Finfet和EUV两项重要技术？一般认为在某一制程节点同时启用两种重大技术的风险是非常大的。

路过学习一下！

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